位相検出器
位相検出器（いそうけんしゅつき、英：phase detector）または位相比較器（いそうひかくき、英：phase comparator）は2つの信号入力間の位相差を表す電圧信号を生成する周波数ミキサ、アナログ乗算器、論理回路。位相同期回路（英：PLL）に必要不可欠な構成部分である。
種類 編集
位相同期回路の位相検出器は2種類に分類することができる[1]。タイプI検出器はアナログ信号や方形波デジタル信号により動くように設計され、差周波数で出力パルスを生成する。タイプI検出器は常に出力波形を生成し、その出力波形は位相同期回路の電圧制御発振器(VCO)を制御するためにフィルタリングしなくてはならない。タイプII検出器は入力パルスと基準パルスのエッジの相対的なタイミングに対してのみ感度が高く、両方の信号が同じ周波数のときに位相差に比例した一定出力を生成する。この出力はVCOの制御電圧にリプルを生じさせない傾向がある。
アナログ位相検出器 編集
位相検出器は2つの入力信号の位相差を計算する必要がある。αを1番目の入力位相とし、βを2番目の入力位相とする。しかし、位相検出器への実際の入力信号はαやβではなくsin(α)やcos(β)といった正弦波である。一般に位相差を計算するにはそれぞれの正規化された入力（常に増加する位相を得るため）のアークサインとアークコサインを計算し引き算をする必要がある。このようなアナログ計算は難しいが、幸いにもいくつかの近似を用いることで簡略化することができる。
位相差が小さい（例えば、1ラジアンよりもずっと小さい）と仮定する。正弦関数と正弦角の加法公式の小角度近似が成り立つ。
この式は2つの乗算器の出力を合わせることにより直交位相検出器を構成できることを示している。直交信号は位相シフトネットワークで形づくることができる。乗算器として一般的な2つの実装はダブルバランスダイオードミキサ（ダイオードリング）と4象限乗算器（ギルバートセル）である。
2つの乗算器を使う代わりに、より一般的な位相検出器では1つの乗算器と異なる三角関数の性質
を用いている。1項目が求めている位相差である。2項目が基準周波数の2倍の正弦波であるため、取り除くことができる。一般的な波形の場合、位相検出器の出力は位相検出器特性で記述される。
ミキサベースの検出器（例えばショットキーダイオードベースのダブルバランスミキサー）は「究極の位相ノイズフロア性能」および「システム感度」を提供する。なぜなら位相検出器の出力において有限のパルス幅を生成しないからである。ミキサベースの位相検出器のもう1つの利点は比較的単純なことである[2]。直交および単純乗算器位相検出器は入力振幅および位相差に依存する出力を有する。実際には、入力振幅は正規化されている。
デジタル位相検出器 編集
矩形波信号に適した位相検出器は排他的論理和(XOR)論理ゲートから作ることができる。比較する2つの信号が完全に同位相の場合、XORゲートの出力は0の一定レベルとなる。2つの信号の位相が1°異なる場合、XORゲートの出力はそれぞれのサイクルの1/180の間（2つの信号の値が異なるサイクルの部分）ハイになる。信号が180° 異なる、つまり一方の信号がローの時もう一方はハイで逆も同様である場合、XORゲートの出力は常にハイとなる。
XOR検出器は90°の位相差近くでロックし、基準周波数の2倍の矩形波出力を持つという点でアナログミキサとよく比較される。矩形波のデューティサイクルは、結果として生じる位相差に比例して変化する。XORゲートの出力をローパスフィルタにあてることで2つの信号間の位相差に比例するアナログ電圧となる。これは対称的な矩形波もしくはそれに近い入力を必要とする。残りの特性はアナログミキサのキャプチャレンジ、ロック時間、基準スプリアス、ローパスフィルタの要求と非常によく似ている。
デジタル位相検出器はサンプルホールド回路、チャージポンプやフリップフロップからなる論理回路を基に作ることもできる。論理ゲートを基にした位相検出器がPLLで使われる場合、入力信号の周波数がVCOの最初の周波数と実質的に異なる場合であってもVCOを素早く入力信号と同期させることができる。このような位相検出器は、比較される2つの信号の間にわずかな位相差しか存在しない場合により良い精度を持つなど、他にも望ましい特性を持つ。これは、デジタル位相検出器がXOR検出器と比べほぼ無限の引き込み範囲を持つからである。
位相周波数検出器 編集
位相周波数検出器(phase frequency detector, PFD)は元々4つのフリップフロップで作られた非同期回路である（すなわちRCAのCD4046とmotorolaのMC4344という集積回路に見られる位相周波数検出器は1970年代に導入された）。ロジックが、2つの信号のうちどちらのゼロ交差が早いか、より頻度が多いかを決定する。PLLで使用すると、オフ周波数であってもロックをすることができる。
PFDは乗算器やXORゲートなどの単純な位相検出器設計に比べ、引き込み範囲とロック時間を改善している。これらの設計は、2つの入力位相が既に閉じている（ロックもしくはロックに近い）が、位相差が大きすぎるとうまく動作しないときにいい機能をする。位相差が大きすぎる（瞬間周波数差が大きい場合に起きる）とき、ループゲインの符号が反転し、短間隔でロックから離れるようにVCOの駆動を始める。PFDの設計はこの問題を回避する。 PFDは比較される2つの信号の位相が異なるときだけでなく、周波数が異なる場合にも出力を生成するという利点がある。位相周波検出器は、PLLが入力信号の間違った位相もしくは間違った周波数（例えば入力信号の高調波）と同期するというPLLにおける「間違ったロック」状態を防止する。
バンバン(bang-bang)チャージポンプ位相検出器は、積分器として動作するキャパシタに正または負の固定合計電荷を持つ電流パルスを供給する。バンバンチャージポンプの位相検出器は、検出器が合計効果なく両方のチャージポンプを起動、もしくはどちらも起動しないほど入力同士の位相が十分近いという、デッドバンドを常に持つ必要がある。バンバン位相検出器は単純であるが、デッドバンド内のドリフトのため、非常に小さいピーク間のジッターと関連している。
設計1976年に元のRCA/Motorolaの12状態構成ではなく3状態位相検出器配列（2つのフリップフロップのみを使用）を用いることでこの問題がエレガントに解決できることが示された[要出典]。他のタイプの位相周波数検出器についても、エレガントさは欠けるがデッドゾーン現象の解決法が存在する[3]。3状態位相周波数検出器は信号再生システム（例えば、クロックリカバリ設計）でみられるランダム化された信号劣化と関係する特定の応用では機能しないため、他の解決法が必要である。[4]
比例位相検出器は検出された位相誤差に比例した電荷量を供給するチャージポンプを使っている。デッドバンドはあるものもあればないものもある。具体的には位相差が0であっても「アップ」および「ダウン」制御パルスの両方が生成されるものもある。これらのパルスは小さく、名目上は同じ持続時間であり、位相が完全に一致した時にチャージポンプに等しい正および負の電流パルスを生成させる。この種の制御系を備えた位相検出器はデッドバンドを示さず、典型的にはPLLで使われるときにピーク間のジッタが最小値となる。
PLL応用において、ループがロックされていないときを知る必要がある。より複雑なデジタル位相周波数検出器は普通、ロック状態が解けたことの信頼できる表示を可能となる出力を持つ。
電子位相検出器 編集
レーダーで使われるようないくつかの信号処理技術は、信号において符号化された全ての情報を回復するために、その信号の振幅と位相の両方を必要とすることがある。1つの技術は振幅制限された信号をプロダクト検波器の1つのポートに供給し、基準信号をもう1つのポートに供給する。検出器の出力は信号間の位相差を表す。
光位相検出器 編集
位相検出器は光学系においては干渉計として知られている。パルス（振幅変調）光に対してはキャリア間の位相を測定していると言われている。非線形結晶における相互相関により、2つの短い光パルスのエンベロープ間の遅延を測定することもできる。非線形結晶にパルスを送ることにより、光パルスのエンベロープとキャリアの間の位相を測定することが可能である。ここではスペクトルが広がり、エッジの形状は位相に大きく依存する。
脚注 編集
- ^ Paul Horowitz and Winfield Hill, The Art of Electronics 2nd Ed. Cambridge University Press, Cambridge, 1989 ISBN 0-521-37095-7 pg. 644
- ^ Crawford 1994, pp. 9, 19
- ^ Crawford 1994, pp. 17–23, 153, and several other pages
- ^ Wolaver 1991, p. 211
参考文献 編集
- Crawford, James A. (1994), Frequency Synthesizer Design Handbook, Artech House, ISBN 0-89006-440-7
- Wolaver, Dan H. (1991), Phase-Locked Loop Circuit Design, Prentice Hall, ISBN 0-13-662743-9
- Devon Fernandez and Sanjeev Manandhar (8 December 2003). Digital Phase Locked Loop 2006年4月25日閲覧。.
- Zilic, Zeljko (2001年8月17日). “Phase- and Delay-Locked Loop Clock Control in Digital Systems”. TechOnLine. オリジナルの2006年5月15日時点におけるアーカイブ。 2006年4月25日閲覧。
- Mike Curtin and Paul O'Brien (July–August 1999). “Phase Locked Loops for High-Frequency Receivers and Transmitters-3”. Analog Dialogue (Analog Devices) 2006年4月25日閲覧。
関連文献 編集
- Egan, William F. (2000), Frequency Synthesis by Phase-lock (2nd ed.), John Wiley & Sons, ISBN 0-471-32104-4