Chisel
Chiselは、デジタル回路設計用の、オープンソースのハードウェア記述言語 (HDL: Hardware Description Language) の一種である。カリフォルニア大学バークレー校で開発が行われている。Chiselは、Scalaの内部DSLとして実装されている。
| パラダイム | ハードウェア記述言語 (HDL: Hardware Description Language) |
|---|---|
| 登場時期 | 2012年 |
| 最新リリース | 3.4.1/ 2020年12月3日 |
| 型付け | 強い静的型付け |
| ライセンス | BSDライセンス |
| ウェブサイト | https://www.chisel-lang.org/ |
概要 編集
Chiselは、Scalaの内部DSLであり、Scalaのライブラリとして提供されている。
Chiselのコンパイルは以下のようなパイプラインで行われる：
- Chisel3 (Scala) のコードから Firrtl (Flexible Internal Representation for RTL) へ
- Firrlt から Verilog へ（ASIC や FPGA ツール向け）
- Verilog から C++へ（Verilator を使用してシミュレーションやテストを行う）
歴史 編集
開発動機 編集
ハードウェア記述言語の主流は、VHDL、Verilog（および後継言語のSystemVerilog）であるが、これらは、ハードウェアの動作仕様の文書化、およびモデリングやシミュレーションのための言語として開発されたため、論理合成の機能は、シミュレーションのサブセットとなっている。また、これらの言語は、現在のソフトウェア用プログラミング言語の強力な抽象化機能は持っていない。このため、ハードウェアの設計者の生産性が低くなっている。Chiselは、Scalaをベースとして、現代のプログラミング言語の機能を提供する事を目的として開発された。[1]
バージョン履歴 編集
- Chisel 2.1
- 2013年12月
- Chisel3
- 2017年11月
コード例 編集
最小公倍数を求める例を以下に示す。
import chisel3._
class GCD extends Module {
val io = IO(new Bundle {
val a = Input(UInt(32.W))
val b = Input(UInt(32.W))
val e = Input(Bool())
val z = Output(UInt(32.W))
val v = Output(Bool())
})
val x = Reg(UInt(32.W))
val y = Reg(UInt(32.W))
when (x > y) { x := x -% y }
.otherwise { y := y -% x }
when (io.e) { x := io.a; y := io.b }
io.z := x
io.v := y === 0.U
}
脚注 編集
- ^ Jonathan Bachrach, Huy Vo, Brian Richards, Yunsup Lee, Andrew Waterman, Rimas Avižienis, John Wawrzynek, Krste Asanović. “Chisel: Constructing Hardware in a Scala Embedded Language” (PDF). ASPIRE. UC Berkeley. 2021年10月26日閲覧。