「並列ランダムアクセス機械」の版間の差分

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これは、わずか2クロックで配列の最大値の値を探す [[SystemVerilog]] の例。1クロック目で全ての配列の要素の組み合わせの比較を行い、2クロック目でその結果をマージしている。メモリは Common CRCW で、<code>m[i] <= 1</code> と <code>maxNo <= data[i]</code> は同時に書き込まれている。アルゴリズムが同じメモリには同じ値を書き込むことを保証しているので問題ない。このプログラムは [[FPGA]] 上で実行できる。
 
<sourcesyntaxhighlight lang="SystemVerilog">
module FindMax #(parameter int len = 8)
(input bit clock, resetN, input bit[7:0] data[len], output bit[7:0] maxNo);
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end
endmodule
</syntaxhighlight>
</source>
 
== 関連項目 ==