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5ナノメートル

半導体の加工技術
曖昧さ回避 この項目では、半導体に関する用語について説明しています。一般的な用語については「ナノメートル」をご覧ください。

半導体製造において、国際半導体技術ロードマップは5ナノメートルノードを7ナノメートルノードの後のテクノロジーノードとして定義している。

歴史 編集

背景 編集

かつて一部の専門家から5nmノードはムーアの法則の終わりと考えられていた[1] 。7nm以下のトランジスタは、ゲート酸化物層でトンネル効果が起こる[2] 。開発コストのため5nmが市場に出回るには、ムーアの法則による2年よりも長くかかると予測されている[1]。

当初は、7nmを超えた小さなスケールでチップを作るには大きな技術的進歩が必要だと言われていた[要出典] 。特に、5nmは全周ゲート(gate-all-around)アーキテクチャなどFinFETの後を継ぐものを呼び込むと考えられている。

技術デモ 編集

単一トランジスタ7nmデバイスは2000年代初めに研究者によって最初に作製された。2002年、IBMが6nmトランジスタを作製した[3]。

  • 2003年、NECは5nmトランジスタを作製した[4]。
  • 2015年
    • IMECとケイデンスは、5nmテストチップを作製した。作製されたテストチップは十分に機能的なデバイスではないが、配線層のパターニングを評価できるものであった[5][6]。
    • インテルは5nmノードのためのラテラル・ナノワイヤ（または全周ゲート）FETのコンセプトを描いた[7]。
  • 2017年、IBMは通常のFinFETデザインではなく全周ゲート構造（GAAFET）でのシリコンナノシートを用いて[8]、5nmシリコンチップを作製したことを明らかにした[9]。

商業化 編集

インテルは具体的な計画を明らかにしていなかったが、2009年のロードマップではおよそ2020年までにエンドユーザーへの発売を計画していた[10][11]。しかし、2020年7月の時点で1つ前の7nm化が2022年へ先送りとなることを発表し、5nm化は更に数年遅れることとなった[12]。

  • 2017年初め、サムスンは修正されたロードマップの一環として2020年までに4nmノードの製造を発表した[13]。
  • 2018年
    • 1月26日、TSMCは2020年までに新しいファブ18で5nmの製造を発表した[14]。
    • 10月、TSMCは次の年の4月に5nmデバイスのリスク生産を始める計画を明らかにした[15]。

5 nm プロセスノード 編集

ITRSロジックデバイス

グラウンドルール

TSMC

(案)

ITRS ロジックデバイス

グラウンドルール

プロセス・ネーム 6/5nm 8/7nm 5nm 11/10nm
トランジスタ・ゲートピッチ(nm) 32 42 44 48
配線ピッチ(nm) 20 24 32 36

数字は低いほど良い。トランジスタ・ゲートピッチはCPP(contacted poly pitch)、配線ピッチはMMP(minimum metal pitch)とも呼ばれる[16][17]。

Beyond 5 nm 編集

3.5 nm が、beyond 5 nmの最初のノードの名前である[18]。

2018年、IMECとケイデンスは3nmテストチップをテープアウトした[19]。サムスンも2021年に3nmのFETを作るために全周ゲート技術を使う計画を発表した[20]。

ムーアの法則を超えたスケーリングでチップを製造する有用または重要だと考えられている有力技術として、光渦レーザー[21]、MOSFET-BJTデュアルモードトランジスタ[22]、3次元集積回路（英語版）[23]、マイクロフルイディック冷却[24]、PCMOS（英語版）[25]、真空チャネルトランジスタ[26]、テラヘルツ光[27]、極端紫外線リソグラフィ[28]、カーボンナノチューブ電界効果型トランジスタ（英語版）[29]、シリコンフォトニクス[30]、グラフェン[31]、フォスフォレン（英語版）[32]、有機半導体[33]、ガリウムヒ素[34]、インジウムガリウムヒ素[35]、ナノリソグラフィ[36]、再構成可能なカオス理論に基づくマイクロチップ[37]がある。

調査とテクノロジー・デモ 編集

  • 2006年にKAISTと国立ナノファブセンターの研究チームは、従来のfinFET技術に基づく世界最小のナノエレクトロニクスデバイスである3nmトランジスタを共同開発した[38][39]。当時作られた中で最小のトランジスタであった。
  • 2008年に薄さが1原子、幅が10原子のトランジスタがイギリスの研究者によって作られた。将来のコンピュータの基礎としてシリコンの代替の可能性があるグラフェンから作られた。グラフェンはハチの巣状の構造のカーボンの平面シートから作られ、有力な候補である。マンチェスター大学のチームは当時最小のトランジスタを作るためにグラフェンを用いた。そのデバイスは数個の炭素のリングを含み、の大きさは1nmであった[40]。
  • 2010年、オーストラリアのチームは7個の原子からなる長さ4nmの単機能トランジスタを作製した[41][42][43]。
  • 2012年
  • 2016年、バークレー研究所の研究者は1nmゲートのトランジスタを作製した[47][48] 。この電界効果トランジスタは、チャネル材料としてMoS2を用い、またカーボンナノチューブがチャネルを反転させるために用いられた。有効チャネル長は約1nmである。しかしドレイン-ソース・ピッチはもっと大きく、マイクロメートルサイズである。
  • 2018年、カールスルーエ工科大学の研究者は単原子ゲートのトランジスタを作製した[49]。

脚注 編集

[脚注の使い方]

出典 編集

  1. ^ a b “End of Moore's Law: It's not just about physics”. CNET. (2013年8月28日). http://news.cnet.com/8301-1001_3-57600373-92/end-of-moores-law-its-not-just-about-physics/ 
  2. ^ “Quantum Effects At 7/5nm And Beyond” (英語). Semiconductor Engineering. https://semiengineering.com/quantum-effects-at-7-5nm/ 2018年7月15日閲覧。 
  3. ^ “IBM claims world's smallest silicon transistor - TheINQUIRER”. Theinquirer.net. 2017年12月7日閲覧。
  4. ^ “NEC test-produces world's smallest transistor”. Thefreelibrary.com. 2017年12月7日閲覧。
  5. ^ “IMEC and Cadence Disclose 5nm Test Chip”. Semiwiki.com. 2015年11月25日閲覧。
  6. ^ “The Roadmap to 5nm: Convergence of Many Solutions Needed”. Semi.org. 2015年11月25日閲覧。
  7. ^ Mark LaPedus (2016年1月20日). “5nm Fab Challenges”. 2016年1月27日時点のオリジナルよりアーカイブ。2018年12月26日閲覧。 “Intel presented a paper that generated sparks and fueled speculation regarding the future direction of the leading-edge IC industry. The company described a next-generation transistor called the nanowire FET, which is a finFET turned on its side with a gate wrapped around it. Intel's nanowire FET, sometimes called a gate-all-around FET, is said to meet the device requirements for 5nm, as defined by the International Technology Roadmap for Semiconductors (ITRS).”
  8. ^ “IBM Figures Out How to Make 5nm Chips”. Uk.pcmag.com (2017年6月5日). 2017年12月7日閲覧。
  9. ^ “IBM unveils world’s first 5nm chip”. Ars Technica. 2017年6月5日閲覧。
  10. ^ “Intel Outlines Process Technology Roadmap”. Xbit (2009年8月22日). 2011年5月28日時点のオリジナルよりアーカイブ。2018年12月26日閲覧。
  11. ^ “インテル、32nmプロセスの順調な立ち上がりをアピール” [Intel touts steady rise of 32 nm processors] (Japanese). PC Watch (2009年8月21日). 2017年10月3日時点のオリジナルよりアーカイブ。2018年12月26日閲覧。
  12. ^ Gartenberg, Chaim (2020年7月23日). “Intel’s next-gen 7nm chips are delayed until at least 2022” (英語). The Verge. 2020年7月27日閲覧。
  13. ^ “Samsung 4 Nanometer” [Samsung Reveals 4nm Process Generation, Full Foundry Roadmap] (English). Toms Hardware (2017年5月30日). 2017年6月5日時点のオリジナルよりアーカイブ。2018年12月26日閲覧。
  14. ^ http://www.tsmc.com/tsmcdotcom/PRListingNewsAction.do?action=detail&language=E&newsid=THGOHITHTH
  15. ^ “TSMC: First 7nm EUV Chips Taped Out, 5nm Risk Production in Q2 2019”. 2018年10月10日時点のオリジナルよりアーカイブ。2018年12月26日閲覧。
  16. ^ “International Technology Roadmap for Semiconductors 2.0 2015 Edition Executive Report”. Semiconductors.org. 2016年10月2日時点のオリジナルよりアーカイブ。2017年12月7日閲覧。
  17. ^ “5 nm lithography process”. En.wikichip.org. 2017年12月7日閲覧。
  18. ^ “15 Views from a Silicon Summit: Macro to nano perspectives of chip horizon”. EETimes.com (2017年1月16日). 2018年6月4日閲覧。
  19. ^ “Imec and Cadence Tape Out Industry's First 3nm Test Chip”. 2018年3月1日閲覧。
  20. ^ “Samsung Plans 3nm Gate-All-Around FETs in 2021”. 2018年5月23日閲覧。
  21. ^ “More life for Moore’s Law? Vortex laser may enable more powerful computers”. Digitaltrends.com (2016年8月1日). 2017年12月7日閲覧。
  22. ^ R. Colin Johnson (2016年9月14日). “Transistor Trick Beats Moore: Cheaper Chip Nodes Improved”. http://www.eetimes.com/document.asp?doc_id=1330449 
  23. ^ “Transistors will stop shrinking in 2021, but Moore’s law will live on”. Arstechnica.com. 2017年12月7日閲覧。
  24. ^ “Microfluidic cooling may prevent the demise of Moore's Law”. Techrepublic.com. 2017年12月7日閲覧。
  25. ^ “Can probabilistic computing save Moore's law? - ExtremeTech”. Extremetech.com (2012年5月21日). 2017年12月7日閲覧。
  26. ^ Condliffe, Jamie. “How the Aged Vacuum Tube Could Save Moore's Law”. Gizmodo.com. 2017年12月7日閲覧。
  27. ^ Gorey, Colm (2016年10月13日). “Advanced t-rays could push computer memory into overdrive”. Siliconrepublic.com. 2017年12月7日閲覧。
  28. ^ “Can This Little-Known Chip Company Preserve Moore’s Law?”. Wsj.com (2016年10月3日). 2017年12月7日閲覧。
  29. ^ Estes, Adam Clark. “Carbon Nanotube Transistors That'll Save Moore's Law Are Coming in 2020”. Gizmodo.com. 2017年12月7日閲覧。
  30. ^ “Moore's law could be saved by super-fast electronics and photonic tech - ExtremeTech”. Extremetech.com (2013年10月2日). 2017年12月7日閲覧。
  31. ^ “Much more Moore's Law: Wonder-stuff graphene transistor trickery”. Theregister.com. 2017年12月7日閲覧。
  32. ^ “Archived copy”. 2016年10月18日時点のオリジナルよりアーカイブ。2016年10月15日閲覧。
  33. ^ “Archived copy”. 2016年10月18日時点のオリジナルよりアーカイブ。2016年10月15日閲覧。
  34. ^ “Archived copy”. 2016年10月18日時点のオリジナルよりアーカイブ。2016年10月15日閲覧。
  35. ^ Shah, Agam. “Intel could prolong Moore's Law with new materials, transistors”. Computerworld.com. 2017年12月7日閲覧。
  36. ^ “Can Nano-Patterning Save Moore’s Law?”. Semiengineering.com. 2017年12月7日閲覧。
  37. ^ “Researchers think chaos theory can get us past Moore's Law”. Engadget.com. 2017年12月7日閲覧。
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