「Coreマイクロアーキテクチャ」の版間の差分
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: YonahのMedia Boostを強化したもの。SSE演算器を128bit幅に拡大し、それまで128[[ビット]]SSE命令は64bit単位のμOPが2つで処理されていたが、これを1μOPで処理可能にした。特に整数SIMD演算に関しては従来は64BitμOPを2つまで同時実行できたものが128bitμOPを2もしくは3つ同時実行できるようになったため、性能の向上は絶大であった。
;インテル ワイド・ダイナミック・エグゼキューション
<!--: 効率的な[[マイクロオペレーション]]（[[μOPs]]、CPU内部の命令実行単位）の制御機構。[[デコード]]からエグゼキューション（実行）までの間に、μOPsを随時統合・分割するなど効率的に管理することによって、内部の処理時間を短縮させている。また[[μOPs]]命令を最大6μOPsまで処理可能なパイプラインは14段階とされており、Pentium Proから4段増えている。ピーク性能は1クロックあたり24命令同時実行である (Kentsfield)。-->
: Pentium Mを含むP6マイクロアーキテクチャにおいては、2シンプル+1コンプレックスの3デコーダ、3μOPs/clkのリネーム/リタイア、5つの命令発行ポートという構成が共通した仕様であった。Coreマイクロアーキテクチャにおいてはこれらを全て拡張し、3シンプル+1コンプレックスの4デコーダ、4μOPs/clkのリネーム/リタイア、6つの命令発行ポートという仕様になった。これによって、x86プロセッサ (内部[[VLIW]]の[[Transmeta]]のプロセッサを除く) としては初めてクロックあたり4命令実行が持続可能なコアとなった。4つのデコーダは全てPentium Mで導入されたMicro-OPs Fusionをサポートしている他、連続する比較命令と条件分岐命令を1つのμOPとしてデコードするMacro Fusionが新たに導入された。このMacro Fusionが有効な場合の最大のデコード帯域は5 x86命令/clkとなる。命令発行ポートはALU/FPU/SIMD命令が発行可能なPort 5が新設され、3つの演算用ポート+3つのメモリアクセス用ポートという構成になった。
:[[アウト・オブ・オーダー実行]]のためのリソースも増加しており、P6マイクロアーキテクチャにおいては40エントリのリオーダ・バッファと20エントリのリザベーション・ステーションを備えていたが、それぞれ96エントリと32エントリに拡張されている。
;Intel Intelligent Power Capability<!-- なぜかこれだけ公式リリースで日本語読みされませんでした… -->
: プロセッサの回路を細かく分割して管理し、使用されていない区画には電力を供給しないことで、消費電力を抑えている。
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