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榎本忠儀

日本の電子工学者、教育者

榎本 忠儀（えのもと ただよし）は日本の電子工学者、教育者[1][2]。米国オハイオ州立大学博士(Doctor of Philosophy)、IEEE Life Fellow[3]。(株)日本電気(NEC)中央研究所部長、中央大学理工学部教授を経て、2014年より中央大学名誉教授[4]。

えのもと ただよし
榎本 忠儀
研究分野 半導体集積回路、動画像符号化
研究機関
出身校 オハイオ州立大学 (Ph. D)
主な業績 メディアプロセッサLSIと動画像符号化アルゴリズムの開発と実用化
主な受賞歴
  • 1992年 Best Paper Award (IEEE Journal of Solid-State Circuits)
  • 1995年度 業績賞 (電子情報通信学会)
  • 2006年 Best Design Award (IEEE ASP-DAC)
  • 2006年 テレコムシステム技術賞 (電気通信普及財団)
  • 2023年度 論文賞 (電子情報通信学会)
プロジェクト:人物伝
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概要

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高速プロセッサ[5]、低電力メモリ[6]、機能メモリ[7]、等の半導体集積回路(LSI)の分野および高速に動画像を符号化[8]するアルゴリズムの分野で多くの実績をあげた[9]。特に、将来のディジタル化、オンライン化に向け、実時間で動画像を符号化する動画像符号化プロセッサ(Video Signal Processor;VSP)[10][11][12][13] の開発に世界で初めて成功し、実用化したこと(1987年)、動画像符号化の基本特許で、業界標準技術として広く定着している「高速動画像符号化処理方式」 を発明[10][14][15] したこと(1993年)、並びに動画像符号化を高速に演算するアルゴリズムである「高速サブサンプリング法」(2009年)[16] および「帯状探索窓法」(2010年)[17][18]を開発したこと、などが注目される。これらの先駆的研究は今日のオンライン会議、オンライン授業、などで必須なパソコン、スマートフォン、4K・8Kテレビを始めとするディジタル動画像通信機器やオンライン技術の基盤を構築すると共に、その普及と発展に貢献した[10]。

大容量機能メモリ[19]の研究によりIEEE Journal of Solid-State Circuitsの最優秀論文賞(Best Paper Award)(1992年)[20]および動画像符号化プロセッサの開発と実用化[10]により電子情報通信学会の業績賞(1996年)[21]を受賞した。また、上記の実績が高く評価され、IEEE Fellow(米国電気電子学会フェロー)(1998年)[22][23]、IEEE Life Fellow (IEEE生涯フェロー)(2012年)[3]および電子情報通信学会フェロー(2001年)[24]の称号が授与された。

経歴

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オハイオ州立大学 University Hall

学歴

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  • 1968年 日本大学 理工学部 電気工学科 卒業、学士号 取得[1]
  • 1970年-1975年 オハイオ州立大学 (Ohio State University; OSU) より“4-year Ohio State University Fellowship” (4年間の奨学金授与および授業料免除) を得て、(株)日本電気(NEC)に在籍のまま、同大学 大学院へ留学
  • 1972年 オハイオ州立大学 大学院 修士課程 (電子工学専攻) 卒業、Master of Science (M. Sc) (修士号) 取得
  • 1975年 オハイオ州立大学 大学院 博士課程 (電子工学専攻) 卒業、Doctor of Philosophy (Ph. D) (博士号) 取得
  • 学位論文(Dissertation) “Photoconductance and luminescence in zinc-sulfide due to infrared stimulation”[25]

職歴

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  • 1968年-1975年 (株)日本電気 私設通信事業部 電話交換機の設計担当[1]
  • 1971年-1975年 オハイオ州立大学 大学院 Research Associate (研究員)
  • 1975年-1980年 (株)日本電気 中央研究所 電子デバイス研究部 研究員
  • 1980年-1984年 (株)日本電気 中央研究所 電子デバイス研究部 主任
  • 1984年-1986年 (株)日本電気 マイクロエレクトロニクス研究所 集積回路研究部 課長
  • 1986年-1992年 (株)日本電気 マイクロエレクトロニクス研究所 システムULSI研究部 部長
  • 1992年-2014年 中央大学 理工学部 情報工学科 教授
  • 1993年-2014年 中央大学 大学院 理工学研究科 教授
  • 1998年-2012年 日本大学 大学院 理工学研究科 非常勤講師
  • 1998年-2012年 IEEE Fellow (米国電気電子学会 フェロー)[22]
  • 2001年-2013年 電子情報通信学会 フェロー[24]
  • 2008年-2012年 最高裁判所 知的財産高等裁判所 専門委員
  • 2012年- IEEE Life Fellow (米国電気電子学会 生涯フェロー)[3]
  • 2013年- 電子情報通信学会 終身会員・フェロー
  • 2014年- 中央大学 名誉教授[4]

研究業績

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動画像符号化プロセッサ

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プログラム方式を採用した動画像符号化プロセッサ

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世界で初めて開発され、実用化に成功した動画像符号化プロセッサ (Programmable Video Signal Processor; P-VSP) (1987年)

1987年、動画像符号化プロセッサ(Video Signal Processor; VSP)[10][11]を世界に先駆けて開発し、その実用化に成功した。VSPは動画像を実時間で符号化・復号化するプロセッサで、今日の4K・8Kテレビ放送や移動通信システム(スマートフォーン、等)に必須のデバイスである。本VSPはProgrammable VSP(P-VSP)と呼ばれ、様々な規格、方式、応用に対応するため、プログラム方式[26]が採用されている。また、P-VSP[27]には多様な符号化処理に必要な回路がフル搭載されている[13]。本P-VSPは予測符号化(動きベクトル検出＋動き補償フレーム間予測)を処理する3段パイプライン加算系ユニットおよび変換符号化(離散的コサイン変換＋量子化＋可変長符号化)を処理する2段パイプライン積和系ユニットで構成されている。パイプラインの1段目は絶対値演算機能付きALU(米国特許 第4,849,921号[28]、カナダ特許第1,257,003号[29])、乗算回路、正規化回路、2段目は累算回路、シフタ、3段目は最小値検出回路で構成される。さらにデータメモリ(RAM、ROM)、等も搭載されている。12個のP-VSPを搭載したモジュール[30]を3台用いて実時間ビデオ信号処理プロセッサシステム[31]を構築した(1987年)。本システムを14.3 MHzで動作させると、H.261に準拠するテレビ会議用CIF(Common Intermediate Format/176ピクセル×144ピクセル)画像を実時間処理できる。P-VSPの発表を機会に多数の企業がVSP開発に参入することにより、ディジタルマルチメディア時代[10]が始まった。

動画像符号化プロセッサの高速化

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符号化処理回路をフル搭載した250MHz動画像符号化処理プロセッサ (Super High Speed Processor; S-VSP) (1991年)

1989年、変換符号化に必須な畳み込み演算を効率よく処理するため、SSSP(Super high Speed Signal Processor)[32]を開発した。本SSSPの開発に当たり、冗長二進数高速積和演算回路(米国特許 第4,985,861号)[33][34]を発明し、3次のブースデコーダを用いた乗算回路や微細Bi-CMOSプロセス技術を採用した。この結果、本SSSPは当時の世界最高速度(200MHz)[35]で動作することに成功した。1991年、動画像符号化処理に必要な回路をフル搭載したS-VSP](Super-high-speed VSP)[36]を開発した。上述のSSSP、PLLクロックドライバ、ダブルバッファ方式の2ポート画像メモリ、等を搭載することにより、大量画像データの高速ベクトル演算を可能にし、250MHz動作[37] を達成した。本S-VSPを2個用いると、上述の実時間ビデオ信号処理プロセッサシステム[31]が構築できる。

並列・パイプライン符号化処理方式を採用した動画像符号化プロセッサ

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ブロック単位の「並列・パイプライン符号化処理方式」を採用した300MHz動画像符号化プロセッサ (Video Signal Parallel Pipeline Processor; VSP3) (1993年)

動画像符号化は画素ブロック(m画素×n画素)毎に処理される。従来の符号化は、1個の画素ブロックに対して、まず予測符号化を施し、次に変換符号化を施していた。このため、処理時間が長かった。これを解決するために、1個の画素ブロックに予測符号化を施している時、これと並列に1個前の画素ブロックに変換符号化を施し、かつそれぞれの処理をパイプライン化するブロック単位の「並列・パイプライン動画像符号化処理方式」(特開平05-300494[14]、米国特許 第5,394,189号[15])を開発し、VSP3(Video Signal Parallel Pipeline Processor)に適用した(1993年)[38]。本方式はVSPを構築する上で避けることができない基本特許であり、業界標準技術として広く定着している。本方式の導入により、VSP3の符号化処理時間は大幅に短縮され、動作速度は大幅(300MHz)に高速化された[39][40]。なお、前出の実時間ビデオ信号処理プロセッサシステム[31]はたった1個のVSP3で構築できる。

高速動きベクトル検出アルゴリズムと動画像符号化プロセッサ

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前出の「動きベクトル検出」に従来は「全探索法」が用いられていた。処理時間が長い「全探索法」の課題を解決するため、最適動きベクトルが検出された時点で探索を自動的に停止させ、VSPを高速化する「中断法」(特開平10-271514)(1998年)[41]を世界で初めて開発し、MPEG-2対応のVSP[8]に適用した。中断法は探索処理を停止すると同時に、電源も停止できるので、VSPの低電力化に有効である。中断法は2000年代初頭に国内各社が開発した携帯TV電話向けVSPに採用され、VSPの急速な普及に貢献した。対象画素ブロックに対して本中断法を複数回繰り返す「多重中断法」(2007年)[42]を開発することにより、動きベクトル検出をさらに高速化した。「動的電圧・周波数スケーリング方式 (Dynamic Voltage and Frequency Scaling Technique; DVFST)」を有効活用できる「適応的中断条件算出法」(特開2005-130424)(2005年)[43]を発明し、低消費電力VSP[44][45]を開発した。4K、8Kテレビ放送に向けVSPを超高速化するために、探索ポイント数を極限まで削減した「高速サブサンプリング法」(2009年)[16]を開発した。さらに本アルゴリズムを改良した「帯状探索窓法」(特開2013-026966)(2013年)[17]および多入力差分絶対値和回路[18]を開発した。帯状探索窓法は、処理測度を「全探索法」の約400倍に高速化し、回路の消費電力を全探索法の1/16,000に削減した。さらに、処理測度を帯状探索窓法より約2倍高速化した「額縁形探索窓法」(2013年) [46]も開発した。

ZnSの発光と伝導

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オハイオ州立大学 Thompson Library

予め紫外線を照射した極低温の硫化亜鉛(ZnS)結晶に電界を加え、赤外線を照射すると、ZnS結晶が光(ルミネセンス)を発する[47]と同時にZnS結晶中に電流が流れることを初めて明らかにした[48]。発光量と電流量の諸特性(赤外線特性、温度特性、過渡・減衰特性)がほぼ一致することから、発光と電流は同一不純物センターに起因していることがわかった[47][48]。さらに、不純物センターが浅いエネルギー準位(0.033 eV)、中間のエネルギー準位(0.25 - 0.42 eV)、深いエネルギー準位(0.84 - 2.15 eV)に存在していることも明らかにした[48][49]。以上の研究成果は、オハイオ州立大学フェローシップ大学院生並びに研究員として同大学に在籍した期間の研究成果であり、学位論文 (Dissertation) “Photoconductance and luminescence in zinc-sulfide due to infrared stimulation”[25]および上記学術論文[47][48][49]として公開されている。

アナログ集積回路

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電荷結合素子(CCD)と各種フィルタへの応用

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二重分割電極型CCDを採用した送信用および受信用音声チャネルフィルタ (1979年)

1975年よりSi半導体集積回路(LSI)の研究に従事する。まず、電荷結合素子(CCD)やMOSFETを用いたアナログMOS-LSIの開発に着手した。代表的なCCD LSIとして、多数の浮遊電極型タップを実装したCCD遅延線(1979年)(日本国特許1309909、1349893)、新たに開発した二重分割電極(double- split-electrode)型CCDを搭載した音声チャネルフィルタ(左;49タップ送信フィルタ、右;54タップ受信フィルタ)(1979年)[50][51](日本国特許1377077)、非巡回形マツチドフイルタ(日本国特許1496458、1508158)(1981年)、等がある。

アナログMOS-LSIとアナログ比例縮小則 (スケーリングルール)

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学習機能を持つ世界初の集積化アナログ自動等化器(1982年)

上述の浮遊電極型タップ付きCCD遅延線を搭載したLSIとして、学習機能を持つ世界初の集積化アナログ自動等化器(1982年)[52]、二次元逆フィルター(1979年)および最小位相非巡回型フィルタ(1979年)がある。本アナログ自動等化器は線形自動等化器や非線形自動等化器に応用された。学習機能は重み係数を適応的に更新する機能で、エコーキャンセラー、ニューラルネットワーク、等に必須の機能である。MOSFETの微細化・縮小化による回路への効果や影響を定量化するため、MOS演算増幅器(1982年)[53]を基本に「アナログMOS回路の比例縮小則(スケーリングルール)」を確立した(1983年)[54]。これよりアナログMOS回路の諸特性(スルーレート、開ループ利得、等)が飛躍的に向上することが示された。さらにスイッチトキャパシタ(SC)を搭載したアナログMOS-LSIとして、アナログ遅延線(1982年)、オフセットエラーキャンセラー(1983年)、4象限アナログ乗算回路(1985年)[55]、等がある。

3次元デバイス

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3次元デバイス(3D-IC)を構築する製造技術に多数のチップやウェハを積み重ねる方法(「積み重ね法」または「張り付け法」)がある[56]。ELVIC(Elemental Level Vertically Integrated Circuit)[57][58][59]と呼ぶ「積み重ね法」(米国特許 第4,612,083号)(1984年)[60]、(欧州特許 第016815B1号)(1992年)[61]、(日本国特許1760133)(1993年)、(日本国特許1899777)(1995年)を開発した。 ELVIC技術は、(a)チップを三次元的に積層する技術、(b)各チップの表面と底面を導通する垂直配線を形成する技術からなる。(b)はチップを上下に貫通するビアホールを形成するエッチング工程とビアホールに垂直配線を埋め込む工程、からなる。本ELVIC技術は無線ICタグチップ(ミューチップ)、等の両面電極を形成するために不可避な技術として現在も広く利用されている。 異なる半導体材料で形成されたデバイスを同一チップ上に形成することは難しい。この問題を解消するために「積み重ね法」を適用した。CMOS回路が形成されたSiチップの上にInGaAsP/IbP発光ダイオードが形成された化合物半導体チップを重ねた3D-ICを作成して、その特性を評価した[62]。 他の3D-IC技術として、絶縁膜上に単結晶Si層を生成したSOI(Silicon on Insulator)を作成し、Si層の結晶方位とSOIの表面形態を評価した。さらに、表面形態とMOSFETのしきい値の関係を評価した[63]。SOI基板を用いてMOSFETを製造する技術[64]、等開発した。

ディジタル集積回路

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プロセッサ

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スーパーコンピュータ用として世界で初めて開発に成功したベクトルパイプライン処理プロセッサ (Vector Pipelined Processor; VPP) (1991年)

スーパーコンピュータ用として世界に先駆けて開発したCMOSベクトルパイプラインプロセッサ(Vector Pipelined Processor; VPP)(1991年)[65]、無制限の誤り(誤字・脱字)を含む単語の検索が可能な辞書検索プロセッサ(Dictionary Search Processor; DISP)(1990年)[66]、企業内LANに向けた情報検索プロセッサ(1988年)[7]、高基数・スケーリング方式を採用した浮動小数点除算回路(2003年)[67]、動きベクトル検出プロセッサ(2001年)[68]、平方根回路(2005年)[69](2006年)[70]、「適応的中断条件算出法」(特開2005-130424)(2005年)[43]の発明により、動的電圧・周波数スケーリング法(Dynamic Voltage and Frequency Scaling Technique; DVFST)を実現した初の動画像符号化プロセッサ (VSP)(2008年)[44] (2013年)[45] [71] 等、様々な高性能CMOSプロセッサを開発した。上記VPPはNECのスーパコンピュータSX-4に搭載された。SX-4はCMOS集積回路を採用した初のスーパコンピュータである。

  •  
    無制限の誤り(誤字、脱字)を含む単語の検索が可能な辞書検索プロセッサ (Dictionary Search Processor; DISP)、1992 IEEE Journal of Solid-State Circuits Best Paper Awardを受賞
    世界最大容量(160K bit)の連想メモリを搭載した上記DISP[19]はIEEE(米国電気電子学会) Journal of Solid-State Circuits (JSSC)Best Paper Award[20](1992年)を、平方根回路[70]はIEEE Asia and South Pacific Design Automation Conference (ASP-DAC) Best Design Award[72]のSpecial Feature Award[73](2006年)を受賞した。

高速ディジタル回路

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回路を並列化・パイプライン化して高速化する技術として、並列差分絶対値和回路(米国特許 第4,849,921号)(1989年)、並列ALU(カナダ 特許第1,257,003号)(1989年)、桁上げの無い冗長二進数演算を生かした積和演算回路(米国特許 第4,985,861号)(1991年)、浮動小数点乗算/除算/論理演算器(1991年)、プログラム方式チップ搭載型クロックパルス発生回路)(1993年)、ALUの高速例外処理手法と回路)(1993年)、等の発明がある。回路を小型化およびクリティカルパスを短縮して高速化する技術として、多入力演算器(特開平10-269197)(1998年)[74]、差分絶対値和回路(2001年)[75][76]、マルチプレクサ(2004年)、等の開発がある。

ディジタル集積回路の低消費電力化

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充放電電流による消費電力の削減技術

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LSIの動作時消費電力(Pat)は充放電電流による消費電力(Pcd)と貫通電流による消費電力(Psc)の和である。Pcdは論理ゲート数(G)、クロック周波数(f)、電源電圧(V)の2乗に比例する。fを維持したまま、無条件でPcdを削減する第1の手段はGの削減、第2の手段はクリティカルパスのゲート段数(g)の短縮によるVの降圧、である。 CMOS差分絶対値和回路に2段パイプライン方式を導入し、累算回路部の1/2(上位ビット部)をカウンタに置換することにより、G、gを大幅に削減した。この結果、f(=220MHz)を維持したまま、Vを73%に降圧できた。従って、Pcdが従来形の55.2%に低減された。回路アーキテクチャや信号処理アルゴリズムの改良により、G、gを削減したCMOS平方根回路[70]も開発した。Vを77%に降圧することができたので、f(=570MHz)を維持したまま、Patが従来の27.1%に削減された。本平方根回路はIEEE(米国電気電子学会)ASP-DAC University LSI Design Contest Best Design Award[72]のSpecial Feature Award[73]を受賞した(2006年)。

貫通電流による消費電力の削減技術

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レジスタアレイ[77]を駆動するクロックドライバの「電力削減方法」(特開2003-162558)(2003年)[78]を開発した。k段目駆動回路に比べ、(k+1)段目負荷回路が大きな多段のクロックドライバでは負荷回路に流れる貫通電流による消費電力(Psc)が無視できない。1段目プレ回路(1個のインバータ)、2段目駆動回路(m個のインバータ)、3段目負荷回路(N=m・nのインバータ)で構成される3段クロック木を設計・試作して、Pscが最小となる回路構成を解析した。Nを固定して、mを増す(nを減少する)と、駆動回路のPscは徐々に増し、負荷回路のPscは急速に減少する。プレ回路のPscは無視できるほど小さい。一方、プレ回路、駆動回路のPcdは単調増加し、負荷回路のPcdはほぼ一定である。これより、総消費電力(Pat=Pcd+Psc)が最小となるmの値が存在することがわかる。一般的には、Patが最小となるmは約Nの平方根(=n)で与えられる (特開2003-162558)(2003年)。同様に、クロック木の総遅延時間が最小となるmもnとほぼ等しく、その値は約Nの平方根である。

半導体メモリ

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データ保持とリーク電流削減を両立する自己制御電圧レベル変換 (SVL) 回路

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停止中の記憶回路 (SRAM、D-FF等) のデータを保持し、かつリーク電流を削減する自己制御電圧レベル変換 (Self-Controllable Voltage Level-conversion) 回路 (2002年)

スマートフォン、タブレット端末機器、等の携帯機器では待ち受け時(待機時)でもリーク電流が流れ、電力を消費する。この電力を待機時消費電力(Pst)と呼ぶ。電源を切れば、この問題は解決されるが、揮発性メモリ{SRAM、DRAMやDelay Flip-Flop(D-FF)}に記憶されたデータは消失してしまう。この問題を解決するため、待機時のデータ保持とリーク電流削減を両立できる自己制御電圧レベル変換回路(特開2002-288984)(2002年)[79]を開発した。本回路はSVL(Self-Controllable Voltage Level-conversion)回路[80][81]と呼ばれ、SRAMやD-FFが動作している時、記憶回路に規格電圧(V)を加え、停止している時、記憶回路にVよりvだけ低い降圧電圧(V-v)を供給する。SVL回路は、Vを供給するpMOSFET(pS)、(V-v)を供給するnMOSFET(nS)、放電用pMOSFET(pSd)で構成される極めて簡単な回路である。記憶回路が停止している時、記憶回路のpMOSFETにバックゲートバイアス(v)が掛かり(内部電界が緩和され)、pMOSFETのしきい値電圧が高くなる。この結果、pMOSFETに流れるリーク電流が減少し、Pstが削減される。同時に記憶データが保持される。さらに読み出しみマージンおよび書き込みマージンも向上する。このように、SVL回路は極めて簡単な回路であるが、その効果は極めて大きい。

SRAM への適用

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キャッシュメモリに必須なSRAMにSVL回路(M-SVL)を適用した。ワード線電位が0となり、SRAMが待機(データ保持)状態になると、M-SVLのpSmがoff、nSmがonとなり、記憶回路(モリセル)に降圧電圧(V-v)が供給される。今、ノードN1 およびN0の電位をそれぞれ0および(V-v)とすると、U1(pMOSFET)がoffとなる。この時、U1にバックゲートバイアス(v)が掛かり、U1のしきい値電圧が高くなるため、U1に流れるリーク電流が減少する。従って、off 状態のU1およびon状態のD1を介したリーク電流が減少し、Pstが削減される。同時に記憶データが保持される。SVL回路を適用した改良型SRAMのデータ保持マージンは従来形SRAMの59.5%であったが、リーク電流によるPstは大幅に減少し、従来形SRAMの約1/11 (9.17%)となった。 改良型SRAMが書き込みをしている時、メモリセルに降圧電圧(V-v)を、ワード線にVを供給する。書き込みマージンは大幅に改善され、従来型SRAMの1.31倍であった[82]。 改良型SRAMが読み出しをしている時、メモリセルにVを、ワード線に(V-v)を供給する。読み出しマージンも大幅に改善され、従来型SRAMの2.09倍であった[82]。 なお、SVL回路の面積オーバーヘッドは僅かに1.383%である[83][84][85]。

「低リーク電流SRAM」は電子情報通信学会 集積回路専門委員会、第8回システムLSIワークショップの「ポスター賞」(2004年)を、「自己制御電圧レベル変換 (SVL) 回路」は第7回LSI IPデザイン・アワード「研究助成賞」(2005年)を、「データ読み出し・データ書き込み性能を改善したSRAM」は電子情報通信学会、第80回 (2023年度 令和5年度) 「論文賞」(2024年)[84][86][87][88][89][90]を受賞した。

Delay Flip-Flop (D-FF) への適用

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パイプラインレジスタやレジスタファイルの基本回路であるD-FFにSVL回路を適用した[91]。D-FFの記憶回路(ラッチ)はSRAMの記憶回路(モリセル)とほぼ同一の回路構成である。D-FFが待機(データ保持)している時、SVL回路は記憶回路(ラッチ)に降圧電圧(V-v)を供給する。従って、リーク電流によるPstが減少し、同時にデータが保持される。SVL回路を適用した改良型D-FFのデータ保持マージンは従来形D-FFの72%であったが、Pstは大幅に減少し、従来形D-FFの約1/7 (14.81%)となった。なお、SVL回路の面積オーバーヘッドは11.62%である[84][83][92]。

高速GaAs集積回路

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GaAs MESFET回路の基本回路はE/D DCFL(Enhancement/Depletion Direct Coupled FET Logic)回路であるので、動作速度はNANDゲートよりNORゲートの方が速い。この特性を活かして、NORゲートのみで構成したフリップフロップ(D-FF)(1997年)[93][94]を開発した。さらに3.2GHz PLLクロック発生器(1994年)[95]を始め、500MHz RISCプロセッサ(1997年)[96]、1.67GHz 加算回路(1999年)[97][98]、3.5GOPS 動きベクトル検出回路(1999年)、8:1MUX/1:8 DEMUX(20001年)、等の超高速ディジタルLSIやアナログ回路である1.54GHz 演算増幅回路(1994年)を開発した。待機時のリーク電流を削減するため、DC/DCレベル変換回路(1995年)[99][100] も開発した。これをSRAM(1996年)[101]、レジスタファイル(2000年)[99]に適用した結果、待機時のデータ保持と低電力化が同時に得られるようになった[98]。

著書

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単著

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共著

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  • 古川静二郎 (編著)、『SOI構造形成技術』[56]産業図書、1987年10月23日、ISBN 978-4-7828-5625-3（分担箇所：第8.1節「張り付け法による各種LSI形成技術」、pp.193-203)。
  • 電子情報通信学会 (編)、堀口勝治 (編著)、『ULSI設計技術』[108]コロナ社、1993年8月20日、ISBN 978-4-88552-116-4（分担箇所：第5章「DSP設計技術」、pp.139-185)。
  • 電子情報通信学会 (編)、『電子情報通信ハンドブック』[109]オーム社、1998年11月、ISBN 978-4-274-03514-2、(分担箇所：6.2編「高速化技術、パイプライン処理 (集積回路の)」、pp. 684-685 および6.5編、「信号・データ処理LSI、概要、動画像処理用DSP、最近の動画像圧縮 (符号化) LSI技術」、pp.721-731)。
  • 映像情報メディア学会 (編)、『映像情報メディア工学大事典』[110]オーム社、2010年6月15日、ISBN 978-4274208690 （分担箇所：技術編、第4部門、画像半導体技術、第1章「概要 動画像符号化プロセッサの歴史と将来展望」、pp. 258-269)。

代表的な論文

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光誘起伝導

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オハイオ州立大学 Mirror Lake
  • [01] “Photoconductance and luminescence in zinc-sulfide due to infrared stimulation”, 学位論文 (Ph. D. Dissertation), Tadayoshi Enomoto, Ohio State University, pp. 1-162, Mar. 20, 1975[25]
  • [02] “Long‐wavelength infrared stimulation of luminescence in ZnS”, Phys. Stat. Sol. (a), Vol. 32, pp. 269-278, Nov. 16, 1975[47]
  • [03] “Relation between IR Induced Photo-conductivity and IR Stimulated Luminescence in ZnS”, Solid-State Electrics，Pergamon Press, vol. 19, no. 10, pp. 883-890, Oct. 1976.[48]
  • [04] “Investigation on trap distribution and photoelectronic effect due to UV, IR and visible light excitation in self-activated ZnS crystals”, Journal of Physics and Chemistry of Solids, Pergamon Press, Vol. 38, No. 3, pp. 247-253, 1977[49]

集積回路製造技術

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  • [05] “Fabrication process, experimental results and application for an elemental level vertically integrated circuit (ELVIC)”, Material Research Society, J. of Materials Research，vol. 1, no. 4, pp. 552-559, Aug. 1986. [111]

アナログ集積回路

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  • [06]「集積化アナログ自動等化器」、電子情報通信学会、論文誌、vol. J65-C、no. 11、pp. 937-944、1982年11月。[112]
  • [07] “Single-chip adaptive transversal filter IC employing switched capacitor technology”, IEEE, J. of Selected Areas in Communications, SAC-2, no. 2, pp. 324-333, Mar. 1984. [113]

ディジタル集積回路

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  • [08] “A 200-MHz 16-bit super high-speed signal processor (SSSP) LSI”, IEEE, J. of Solid-State Circuits, vol. SC-24, no. 6, pp.1668-1674, Dec. 1989.
  •  
    セラミックパッケージに実装された200MFLOPSベクトルパイプライン処理プロセッサ (Vector Pipelined Processor; VPP) (1991年)
    [09] “A 200-MFLOPS 100-MHz 64-b BiCMOS vector-pipelined processor (VPP) ULSI”, IEEE, J. of Solid-State Circuits, vol. SC-26 no. 12, pp. 1885-1893, Dec. 1991.
  • [10] “A 2K-word dictionary search processor (DISP) LSI with an approximate word search capability”, IEEE, Jour. of Solid-State Circuits, vol. 27, no. 6, pp. 883-891, June 1992.[19],[20]

動画像符号化プロセッサ

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  • [11] “A micro programmable real-time video signal processor (VSP) LSI”, IEEE, J. of Solid-State Circuits, vol. SC-22, no. 6, pp. 1117-1123, Dec. 1987. [12]
  • [12] “A micro programmable real-time video signal processor (VSP) for motion compensation”, IEEE, J. of Solid-State Circuits, vol. SC-23, no. 4, pp. 907-915, Aug. 1988.
  •  
    セラミックパッケージに実装された250MHz動画像符号化処理プロセッサ(Super High Speed Processor; S-VSP)チップ (1991年)
    [13] “250-MHz BiCMOS super-high-speed video signal processor (S-VSP) ULSI”, IEEE, J. of Solid-State Circuits, vol. SC-26, no. 12, pp. 1876-1884, Dec. 1991.
  • [14] “A 300-MHz 16-b BiCMOS video signal processor”, IEEE, Jour. of Solid-State Circuits, vol. 28, no. 12, pp. 1321-1330, Dec. 1993.
  • [15] “(Invited Paper) High-throughput technologies for video signal processor (VSP) LSIs”, IEICE, Tran. on Electronics, vol. E79-C, no. 4, pp. 459 - 471, April 1996.
  • [16]「(招待論文) 動画像符号化プロセッサの歴史と将来展望」電子情報通信学会、論文誌(エレクトロニクス)、vol. J92-C、no. 8、エレクトロニクスソサイエティ和文論文誌500号記念論文特集、pp. 477-487、2009年8月。[10]

動画像符号化アルゴリズム

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  • [17] “Fast motion estimation algorithm and low power CMOS motion estimator for MPEG encoding”, IEICE, Tran. on Electronics, vol. E86-C, no. 4, pp. 535 - 545, April 2003.
  • [18] “A multiple block-matching Step (MBS) algorithm for H.26x/MPEG4 motion estimation and a low-power CMOS absolute differential accumulator circuit”, IEICE, Tran. on Electronics, vol. E90-C, no. 4, pp. 718-726, April 2007.
  • [19] “Stick-Shaped Window Search (SSWS)” Block Matching Algorithm for Motion Vector Estimation”, Proc. of 2010 IEEE Int. Conference on Signal Processing (ICSP’2010), pp. 1117-1120, Beijing, China, Oct. 2010.[18]
  • [20] “A low power multimedia processor implementing dynamic voltage and frequency scaling technique and fast motion estimation algorithm called “adaptively assigned breaking-off condition (A2BC)”, IEICE, Tran. on Electronics, vol. E96-C, no. 4, pp. 424-432, April 2013.

集積回路の低電力化技術

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  • [21] “A self-controllable voltage level (SVL) circuit and its low-power, high-speed CMOS circuit applications”, IEEE, Jour. of Solid-State Circuits, Vol. 38, no. 7, pp. 1220 - 1226, July 2003.
  • [22] “Clock driver design for low-power high-speed 90-nm CMOS register array”, IEICE, Tran. on Electronics, vol. E91-C, no. 4, pp. 553-561, April 2008.
  • [23] “Low dynamic power and low leakage power techniques for CMOS square-root circuit”, IEICE, Tran. on Electronics, vol. E92-C, no. 4, pp. 409-416, April 2009.
  • [24] “Development of a low standby power six-transistor CMOS SRAM employing a single power supply”, IEICE, Tran. on Electronics, vol. E101-C, no. 10, pp. 822-830, Oct. 2018.
  • [25] “Low standby power CMOS delay flip-flop with data retention capability”, Proc. of 2019 IEEE Asia and South Pacific Design Automation Conference (ASP-DAC’2019), Design Contest, 1A-11, pp. 21-22, Tokyo, Japan, Jan. 2019.
  • [26] “Single-power-supply six-transistor CMOS SRAM enabling low-voltage writing, low-voltage reading, and low standby power consumption”, IEICE Tran. on Electronics, vol. E-106-C, no. 9, pp. 466-476, Sept. 2023.[84],[86],[89],[90]
  • [27] “A low dynamic power and low leakage power 90nm CMOS square-root circuit”, Proc. of 2006 IEEE Asia and South Pacific Design Automation Conference (ASP-DAC’2006), 1D-1, pp. 90-91, Jan. 2006.[70],[72],[73]

他の論文：英文論文[2][114][115][116]、和文論文[117][118][119][116]、英文・和文論文[120]、英文・和文論文・研究会・全国大会の論文[121]、研究会・全国大会の論文 [122][123]

代表的な特許

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集積回路の製造技術

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アナログ集積回路

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ディジタル集積回路

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動画像符号化アルゴリズム

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集積回路の低消費電力化技術

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他の特許[124][125][126]

受賞・表彰

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日本国外

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オハイオ州立大学 Orton Hall

Ohio State University

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  • “4-year Ohio State University Fellowship”[1], Oct. 1970-Sept. 1974, Ohio State University. This four-year scholarship is designed to enable us to complete a research program leading to a Ph. D. The scholarship includes all stipend and tuition fees for the entire four-year period.

IEEE (米国電気電子学会)

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  • “1992 IEEE Journal of Solid-State Circuits Best Paper Award”[20] for a paper “A 2K-word Dictionary Search Processor (DISP) LSI with an Approximate Word Search Capability”(1992年)[19], Feb. 1993, IEEE Solid-State Circuits Council.
  • “IEEE Fellow”[127] for “Contributions to the Development of Integrated Circuits for Multimedia”, Jan. 1998, IEEE[22][3].
  • “2006 IEEE Asia and South Pacific Design Automation Conference (ASP-DAC) Best Design Award, Special Feature Award”[72][73] for a paper “A Low Dynamic Power and Low Leakage Power 90nm CMOS Square-Root Circuit” (2006年)[70], Jan. 2006, IEEE ASP-DAC, University LSI Design Contest.
  • “IEEE Life Fellow”[3] in “Recognition of the Many Years of Loyal Membership and Support of the Activities of IEEE”, Jan. 2012, IEEE.

MORIS

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  • “Letter of thanks”[1] for Contribution to Administration of Magneto-Optical Recording International Symposium[128] in 1994 as a Member of Steering Committee, July 2006.

日本国内

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電子情報通信学会

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  • 『第33回 (1995年度 平成7年度) 電子情報通信学会 業績賞』[21]「マルチメディアに向けた動画像プロセッサLSIの研究・開発」[129][10]、1996年5月、電子情報通信学会。
  • 『電子情報通信学会 フェロ−』[130][131]「動画像符号化プロセッサLSIの先駆的研究」[10]、2001年9月、電子情報通信学会。
  • 『第8回 システムLSIワークショップ 最優秀ポスター賞』「CMOSスイッチ2個でSRAMのリーク電流削減とデータ保持を両立」[132]、2004年11月、電子情報通信学会、集積回路専門委員会[133]。
  • 『第80回 (2023年度 令和5年度) 電子情報通信学会 論文賞』“Single-power-supply Six-transistor CMOS SRAM Enabling Low-voltage Writing, Low-voltage Reading, and Low Standby Power Consumption”[84][86][87][88][89][90]、2024年6月、電子情報通信学会。

IPアワード運営委員会

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  • 『LSI IPデザイン・アワード研究助成賞』「自己制御電圧レベル変換回路の開発」[6]、2005年5月、IPアワード運営委員会。

電気通信普及財団

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  • 『第21回 電気通信普及財団賞 (テレコムシステム技術賞) 入賞』[134]「(著書) 画像LSIシステム設計技術」[107]、2006年3月、電気通信普及財団。

日本大学

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  • 『総長賞』[1]、1968年3月、日本大学。
  • 『稲田賞』[1]、1968年3月、日本大学理工学部。
  • 『学会・協会賞受賞者にたいする表彰』[1]、1996年、1999年、2001年、2005年、2006年、日本大学理工学部。

日本電気 (NEC)

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  • 『功績賞』「高速自動等等化器集積回路の研究・開発」[1],[112],[113]、1982年6月24日、(株) 日本電気 (NEC)。
  • 『功績賞』「新超LSI積層プロセス技術 (ELVIC技術) の研究」[1],[111]、1985年5月10日、(株) 日本電気 (NEC)。
  • 『功績賞』「実時間動画像処理プロセッサの研究開発」[1],[12]、1988年2月19日、(株) 日本電気 (NEC)。

中央大学

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  • 『学術研究奨励賞』[135]「新しい分野のLSIの実現方式の研究」[1]、1994年3月、中央大学。
  • 『学術研究奨励賞』「マルチメディアに向けた動画像プロセッサLSIの研究・開発」[1]、1997年3、中央大学。
  • 『学術研究奨励賞』「動画像プロセッサLSIの研究」[1]、1999年3月、中央大学。
  • 『学術研究奨励賞』「動画像符号化LSIの先駆的な研究」[1]、2002年3月、中央大学。
  • 『学術研究奨励賞』「リーク電流削減回路の研究」[1]、2005年3月、中央大学。
  • 『学術研究奨励賞』「画像LSIシステム設計技術」[136]、2007年3月、中央大学。
  • 『名誉教授』[4]、2014年3月、中央大学。

メディア報道

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  • [01]「2重分割電極型CCDを用いた世界初のPCMコーデック用音声チャネルフィルタを開発」(1979年12月6日)[50][51]、日経エレクトロニクス (1980年1月21日/p. 94)。
  • [02]「デジタル通信に向けた自動等化器を世界に先駆けて1チップ集積化に成功」(1982年2月11日)[52]、日経エレクトロニクス (1982年4月12日/pp. 98-102)。
  • [03]「微細加工技術を用いた世界初のnMOSオペアンプを開発」(1982年2月18日)[53]、電子材料 (1982年6月/p. 19)。
  • [04]「超LSI積層プロセスを世界に先駆けて開発 - 3次元デバイス(3D-IC)へ布石 -」(1984年12月4日)[57]、朝日新聞 (12月6日/夕刊)、毎日新聞 (12月4日/朝刊)、読売新聞 (12月4日/朝刊)、日本経済新聞 (12月4日/朝刊)、日刊工業新聞 (12月4日/朝刊)、日本工業新聞 (12月4日/朝刊)、電波新聞 (12月4日/朝刊)、サンケイ新聞 (12月4日/朝刊)、化学工業日報 (12月4日/朝刊)、The Japan Times (12月5日/朝刊)、日経エレクトロニクス (12月17日/no. 358、p. 144)、電子情報通信学会会誌 (3月/vol. 68、no. 3、pp. 318-319)、電気学会会誌 (4月/vol. 105、no. 4、pp. 361-362)、他。
  • [05] 「レーザアニールSOIにデジタル回路の開発に世界で初めて成功」(1985年4月)、Electronics Week (April 8, 1985/ pp. 16-17)、ニュートン (1986年12月/vol. 6、no. 12、p. 79)、他。
  • [06]「多彩な動画像処理を実時間(リアルタイム)で実現できるマイクロプログラマブル動画像処理プロセッサLSIを世界に先駆けて開発」(1987年2月28日)[137]、日本経済新聞 (2月28日/朝刊7面)、日刊工業新聞 (2月28日/朝刊11面)、日本工業新聞 (2月28日/朝刊1面)、電波新聞 (2月28日/朝刊6面)、電気新聞 (3月6日/朝刊5面)、化学工業新聞 (3月2日朝刊5面)、日経データプロ・マイコン (3月/速報版、pp. 5-6)、日経エレクトロニクス (5月4日/ no. 420、pp. 117-122)、他。
  • [07] 「動画像を高速処理する並列プロセッサシステムの開発 -超大型電算機に匹敵-」(1987年11月18日)[138]、日経産業新聞 (11月18日)
  • [08] 「従来より1,000倍速い超高速LAN用情報検索プロセッサLSの開発に成功」(1988年5月21) [139]、朝日新聞 (5月21日)
  •  
    200MHz超高速ディジタル信号処理プロセッサ(Super high Speed Signal Processor; SSSP) (1989年)
    [09] 「世界最高速 (200MHz) のディジタル信号処理プロセッサLSIの開発に成功」(1989年2月15日)[140]、日本経済新聞 (2月15日/朝刊8面)、日経産業新聞 (2月15日/朝刊5面)、産経新聞 (2月15日/朝刊3面)、日刊工業新聞 (2月15日/朝刊8面)、日本工業新聞 (2月15日/朝刊5面)、日本工業新聞 (2月27日/朝刊7面)、電波新聞 (2月15日/朝刊1面)。
  • [10] 「160キロビット連想メモリを搭載した辞書検索プロセッサ (DISP) の開発に成功」(1990年2月16日)[141]、毎日新聞 (2月16日/朝刊1面)、日経産業新聞 (2月16日/朝刊4面)、産経新聞 (2月16日/朝刊1面)、日刊工業新聞 (2月16日/朝刊11面)、日本工業新聞 (2月16日/朝刊1面)、電波新聞 (2月16日/朝刊6面)、電気新聞 (2月16日/夕刊)、東京タイムズ (2月16日/夕刊)、日刊工業新聞 (2月12日/朝刊7面)、日経データプロ・マイコン速報版 (3月/焦点、No. 2、p. 32)、電子情報通信学会会誌 (4月/ Vol. 73、No. 4、p. 441)、他。
 
符号化処理回路をフル搭載した250MHz動画像符号化処理プロセッサ(Super High Speed Processor; S-VSP)チップが58個搭載された6”-Siウエハ (1991年)
  • [11] 「世界最高速 (5n秒) 1Mbit ECL Bi-CMOS SRAMの開発に成功」(1990年2月16日)[142]、日経産業新聞 (2月16日/朝刊4面)、産経新聞 (2月16日/夕刊)、日刊工業新聞 (2月12日/朝刊7面)、日刊工業新聞 (2月16日/朝刊11面)、電波新聞 (2月16日/朝刊6面)、電気新聞 (2月16日/夕刊)、電子情報通信学会会誌 (4月/ Vol. 73、No. 4、p. 440)、他。
  • [12] 「世界最高速 (250MHz) のビデオ信号処理プロセッサLSIの開発に成功」(1991年2月13日)[143]、日経産業新聞 (2月18日/朝刊)、産経新聞 (2月18日/朝刊9面)、日刊工業新聞 (2月13日/朝刊11面)、日本工業新聞 (2月13日/朝刊5面)、電波新聞 (2月13日/朝刊8面)、半導体産業新聞 (2月13日/朝刊)、The Japan Times (2月16日/朝刊)、Electronic Engineering Times (2月25日)、Electronic World News (3月13日)、日経エレクトロニクス (2月18日/no. 520、pp. 139 - 140)、他。
  •  
    37個の200MFLOPSベクトルパイプライン処理プロセッサ(Vector Pipelined Processor; VPP)チップが搭載された6インチSiウエハ (1991年)
    [13] 「不動小数点演算 (毎秒2億回) が可能なスーパコンピュータ用ベクトルパイプライン処理プロセッサLSIの開発に世界で初めて成功」(1991年2月14日)[144]、朝日新聞 (2月14日/朝刊3面)、東京新聞 (2月14日/朝刊)、日本経済新聞 (2月12日/夕刊08面)、日本経済新聞 (2月14日/朝刊11面)、日本経済新聞 (2月18日/朝刊17面)、日経産業新聞 (2月14日/朝刊01面)、日経産業新聞 (2月14日/朝刊05面)、日刊工業新聞 (2月14日/朝刊09面)、日本工業新聞 (2月14日/朝刊05面)、日本工業新聞 (2月22日/朝刊06面)、電波新聞 (2月14日/朝刊01面)、電気新聞 (2月14日/朝刊)、他。
  • [14] 「ブロック単位の並列・パイプライン処理符号化方式を採用した300MHz超高速動画像符号化処理プロセッサLSIの開発に世界で初めて成功」(1993年2月23日)[145]、電波新聞、電気新聞、日刊工業新聞、日本工業新聞
  • [15] 「マルチメディア双方向ワイアレス通信を支える撮像素子搭載の動画像符号化LSIの研究で財団法人電気通信普及財団より研究調査助成金を受ける」(2001年4月23日)、電波タイムズ (4月23日/朝刊4面)。

社会活動

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  • Institute of Electrical and Electronics Engineers (IEEE) (米国電気電子学会)
  • 電子情報通信学会 (信学会)
    • エレクトロニクス研究グループ、運営委員会、委員 (1993年5月-1997年4月)
    • 集積回路研究専門委員会、幹事 (1987年5月-1991年4月)、副委員長 (1991年5月-1993年4月)、委員長 (1993年5月-1995年4月)、顧問 (1995年5月-)
    • 電子デバイス研究専門委員会、委員 (1991年5月-1993年4月)、副委員長 (1993年5月-1995年4月)、委員長 (1995年5月-1997年4月)、顧問 (1997年5月-2002年4月)
    • 英文論文誌 (エレクトロニクス)、大会特集編集委員会、委員 (1988年4月号、1988年10月号、1989年10月号、1990年4月号)
    • 和文論文誌 (エレクトロニクス)、小特集編集委員会、委員 (1989年2月号、1989年5月号)
    • 英文論文誌 (エレクトロニクス)、小特集編集委員会、委員 (1991年4月号、1991年11月号、1992年11月号、1993年5月号、1993年11月号、1994年5月号、1994年11月号、1995年7月号、1996年5月号、1996年7月号、1997年12月号、1998年5月号)、アドバイザー (2002年2月号)
    • 英文論文誌 (エレクトロニクス)、編集委員会、委員 (1991年5月-1995年4月)、アドバイザリー (1993年5月-1997年4月)、顧問 (1995年5月-1997年4月)
    • 英文論文誌 (エレクトロニクス)、小特集編集委員会、委員長
      • 「高性能ASICとカーエレクトロニクス」、1993年12月号[146]
      • 「マルチメディアに向けた低消費電力LSI技術」、1995年12月号[147]
      • 「LSIの低電圧・低消費電力化技術」、1996年12月号[148]
      • 「ディープサブミクロン時代のシステムLSIに向けた低電力、低リーク、低電圧及び高速化技術」、2009年4月号[149]
  • 日本国際賞 受賞候補者推薦委員 (2007年-2016年)
  • 最高裁判所 知的財産高等裁判所 専門委員 (2008年-2012年)

脚注

編集
  1. ^ a b c d e f g h i j k l m n o p 榎本忠儀 - reserchmap
  2. ^ a b TE & Papers - IEEE Xplore (英語)
  3. ^ a b c d e IEEE Life Fellow - IEEE Life Fellow
  4. ^ a b c 名誉教授 - 中央大学
  5. ^ A 200MFLOPS 100MHz 64b BiCMOS vector-pipelined-processor, Digest of 1991 IEEE Int. Solid-State Circuits Conference (ISSCC’91), pp. 256-257, Feb. 1991 (英語)
  6. ^ a b “A self-controllable-voltage-level (SVL) circuit for low-power, high-speed CMOS circuits”, Proc. of 2002 IEEE European Solid-State Circuits Conference (ESSCIRC’2002), C21.05, pp. 411-414, Sept. 2002 (英語)
  7. ^ a b 「機能メモリのアーキテクチャとその並列計算への応用：2. 集積回路技術からみた機能メモリの現状と展望」『情報処理』第32巻第12号、情報処理学会、1991年12月、1239-1248頁、ISSN 04478053、NAID 110002762404。 
  8. ^ a b “Fast motion estimation algorithm and low-power CMOS motion estimation array LSI for MPEG-2 encoding”, Proc. of 1999 IEEE Int. Symp. on Circuits and Systems (ISCAS’99), vol. IV, pp. 203-206, May/June 1999 (英語)
  9. ^ 榎本忠儀 - J-GLOBAL
  10. ^ a b c d e f g h i 榎本忠儀 「(招待論文) 動画像符号化プロセッサの歴史と将来展望」、電子情報通信学会論文誌、エレクトロニクスソサイエティ和文論文誌500号記念論文特集、Vol. J92-C、No. 8、pp. 477-487、2009年8月
  11. ^ a b “A microprogrammable realtime video signal processor (VSP) LSI for motion compensation and vector quantization”, Proc. of 1987 IEEE Custom Integrated Circuits Conference (CICC’87), pp. 303-306, May 1987 (英語)
  12. ^ a b c “A micro programmable realtime video signal processor (VSP) LSI”, IEEE, J. of Solid-State Circuits, vol. SC-22, no. 6, pp. 1117-1123, Dec. 1987 (英語)
  13. ^ a b Tadayoshi Enomoto, “(Invited Paper) High-throughput technologies for video signal processor (VSP) LSIs”, IEICE Tran. on Electronics, Vol. E79-C, No. 4, pp. 459 - 471, April 1996 (英語)
  14. ^ a b c (特許)「動画像符号化器とその制御方式」 - Google Patents
  15. ^ a b c (US Patent) “Motion picture coder and system for controlling the same” - Google Patents (英語)
  16. ^ a b “Fast sub-sampling block matching algorithm employing adaptively assigned sizes and locations of search windows”, Proc. of 2009 IEEE Int. Symp. on Circuits and Systems (ISCAS’2009), B3L-F4, pp. 1653-1656, May 2009 (英語)
  17. ^ a b c 「(特許)ブロックマッチング処理回路およびブロックマッチング処理方法」 - Google Patents
  18. ^ a b c “Stick-shaped window search (SSWS)” block matching algorithm for motion vector estimation”, Proc. of 2010 IEEE Int. Conference on Signal Processing (ICSP’2010), pp. 1117-1120, Beijing, China, Oct. 2010 (英語)
  19. ^ a b c d “A 2K-word dictionary search processor (DISP) LSI with an approximate word search capability”, IEEE Journal of Solid-State Circuits, Vol. 27, No. 6, pp. 883-891, June 1992 (英語)
  20. ^ a b c d “Best Paper Award”
  21. ^ a b 第33回電子情報通信学会業績賞
  22. ^ a b c 1998 New Fellows - IEEE JAPAN Council
  23. ^ IEEE Fellow - IEEE Fellow Directory
  24. ^ a b 平成13年フェロー称号贈呈者 - 電気情報通信学会
  25. ^ a b c Tadayoshi Enomoto, “Photoconductance and Luminescence in Zinc-sulfide Due to Infrared Stimulation”, Ph. D. Dissertation, Ohio State University, pp. 1-162, Mar. 20, 1975 – WorldCat (英語)
  26. ^ “A micro programmable real-time video signal processor (VSP) for motion compensation”, IEEE J. of Solid-State Circuits, Vol. SC-23, No. 4, pp. 907-915, Aug. 1988 (英語)
  27. ^ “A micro programmable realtime video signal processor (VSP) LSI”, IEEE, J. of Solid-State Circuits, vol. SC-22, no. 6, pp. 1117-1123, Dec. 1987 (英語)
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