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NMOSロジック

NMOSロジック（N-type metal–oxide–semiconductor logic）は、論理回路とその他のデジタル回路を実装するためにn型MOSFET（金属-酸化物-半導体電界効果トランジスタ）を使用する[4]。 これらのn型MOSFETは、ソース端子とドレイン端子の間にあるp型半導体のボディの中に反転層を作ることによって動作する[5]。 n型チャネルと呼ばれるこの反転層は、n型半導体のソース端子とドレイン端子の間に電子を通すことができる。 n型チャネルは、ゲートと呼ばれる第三の端子に電圧を印加することによって作られる。 他のMOSFETと同様にn型MOSFETは、3つの動作領域を持つ。つまり、遮断領域（cut-off / subthreshold）、線形領域（linear / triode）、そして飽和領域（saturation / active）である[6][7]。

Intel 8080（1974年）は、NMOSロジックで作られた[1]。3つの電源+12V,+5V,-5Vが必要であった[2]。
MC6800（1974年）の前期版は、ディプリーション負荷NMOSロジックではない通常のNMOSロジックで作られたが、+5V単一電源で動作した。内部に複数電源を生成する回路を内蔵していたからであった[3]。

長年の間、NMOS回路は、かなり速度の遅いp型MOSFETを使う必要があったPMOS回路やCMOS回路と比較して遥かに高速だった[8]。 後にディプリーション負荷NMOSロジックが開発されて、NMOSの速度と消費電力はさらに改善された[9]。 CMOSよりもNMOSの方が容易に製造できた。CMOSは、p型サブストレート上に作った特殊なn型ウェル[注釈 1]の中にp型MOSFETを実装する必要があるからである[10]。

NMOSの主な欠点は、出力が定常状態（NMOSの場合Low）のときですら論理回路を通して直流が流れることであった[11]。当時の他のロジック・ファミリのほとんどが同じ問題を抱えていた。 このことは、静的な電力散逸を意味している。すなわち、回路がスイッチングしていないときですら電力が流出し、大きな電力消費が発生する[11]。

付け加えると、Diode-transistor logic、Transistor-transistor logic、エミッタ結合論理などと同様にNMOS回路とPMOS回路は、非対称入力ロジックレベルが原因でCMOSよりもノイズに弱かった[12]。

概要 編集

MOSは「金属-酸化物-半導体」という意味である。MOSFETが最初に作られたときの手法を反映してそのように呼ばれている。主に1970年代以前は、一般的にアルミニウムの金属ゲートを使っていたからである[13]。 しかしながら、1970年頃からほとんどのMOS回路は、ポリシリコンで作られた自己整合ゲートを使ってきた[13]。自己整合ゲートは、フェアチャイルドセミコンダクターにおいてフェデリコ・ファジンによって最初に開発された技術である。 ポリシリコンのゲートは、MOSFETを基本とした集積回路のほとんどの種類で未だに使われている。しかし、高性能マイクロプロセッサのような特定の種類の高速回路のために2000年代初頭から高融点金属ゲートが再登場し始めた[14]。

 
NMOSのNOR回路[4]。Rでプルアップされており、OUTからlow (GND)へ電流を流す。

NMOSロジックで使われるMOSFETはn型エンハンスメントモードトランジスタであり、論理ゲート出力と負電源電圧（一般的にグランドのこと）の間、いわゆる「プルダウンネットワーク」（PDN）の中に配置されている[15][4]。 プルアップ（すなわち「負荷」であり、抵抗として考えることができる。以下参照）は、正電源電圧と各論理ゲート出力の間に配置されている[4]。

例えば、NMOS回路で実装されたNORゲートがあるとする[16]。 もしも入力Aあるいは入力BのどちらかがHigh（論理回路の1 = 真）であれば、各MOSトランジスタは出力と負電源の間で非常に低い抵抗値の抵抗としてふるまうので、出力を強制的にLow（論理回路の0 = 偽）にする。 AとBの両方がHighのとき、両方のトランジスタが導通し、グランドへのさらに低い抵抗の経路を作ることになる[16]。 出力がHighになる唯一の状態は、両方のトランジスタがオフのときである。この状態は、AとBの両方がLowのときにだけ発生する。このようにNORゲートの真理値表を満たすことになる[16]。

A B A NOR B
0 0 1
0 1 0
1 0 0
1 1 0

抵抗器の代わりにMOSFETを使用する 編集

 
エンハンスメントモードn型MOSFETの特性図[17]
閾値電圧 VTは0Vよりも少しだけ高い値のことが多い。エンハンスメントモードなので、VGS ≧ 0 で使用する。
 
飽和エンハンスメント負荷を使ったNMOSロジック (NOT回路)。T1が負荷MOSFETである。T2はスイッチング用MOSFET[11]
 
線形エンハンスメント負荷を使ったNMOSロジック (NOT回路)。T1が負荷MOSFETである。T2はスイッチング用MOSFET[11]

集積回路内部に抵抗器を作ると工数が増える[18]。MOSFETを抵抗器の代わりに使うと工数を削減できる。それを負荷トランジスタや負荷MOSFETという[19]。そのため、nチャネルMOSFETだけで回路全体を作ることができる。しかし、負荷MOSFETの電気特性は抵抗器と異なる。

負荷トランジスタ（プルアップトランジスタ）は論理スイッチとして使われるものと同種のエンハンスメントモードMOSFETである（ゲート・ソース間電圧VGSが0になるとオフになる）[20]。

図のように負荷MOSFETのゲートをどこに接続するのかで負荷の種類が異なる。負荷MOSFETのゲートをVddに接続すると飽和エンハンスメント負荷となり、Vggに接続すると線形エンハンスメント負荷となる。線形エンハンスメント負荷の方が電圧降下が少ないため出力電圧をVddに近くできるが、2電源が必要になる[11]。

回路図から負荷MOSFETの動作を決める変数は以下のようになる。

  • ドレイン・ソース間電圧 VDS = Vdd - 出力電圧
  • ゲート・ソース間電圧 VGS = Vdd - 出力電圧（飽和エンハンスメント負荷のとき）
  • ゲート・ソース間電圧 VGS = Vgg - 出力電圧（線形エンハンスメント負荷のとき）
  • ドレイン・ソース間電流 IDS = VDS のおおよそ2乗に比例

出力電圧が低下すると、VDS と一緒に VGS も増えることになる。そのため、IDS は、VDS のおおよそ2乗に比例して増えることになる。つまり出力電圧が低下すると過剰な電流が流れて消費電力が悪化する。その一方で出力電圧が増大すると電流がわずかしか流れないので、動作速度が低下する。

このように抵抗器の代わりにエンハンスメントモードMOSFETを使う方法は速度や消費電力の面で問題がある[11][21]。 それらの問題を改善するために負荷としてエンハンスメントモードトランジスタの代わりにディプリーションモードトランジスタを使うことができる[22]。 その方法を実装したものは、ディプリーション負荷NMOSロジックと呼ばれている。

歴史 編集

「ディプリーション負荷NMOSロジック#歴史と背景」も参照

MOSFETは、1959年にベル研究所のエジプト人技術者モハメド・M・アタラ（英語版）と韓国人技術者ダウォン・カーンによって発明された[23] 。 彼らは20μmプロセスでPMOSとNMOSのデバイスの両方を製作した。 しかしながら、NMOSデバイスは実用性がなく、PMOSデバイスだけは実用性があった[24]。

1965年にフェアチャイルドセミコンダクターのチータン・サー（英語版）、オットー・リスティコ（Otto Leistiko）、そしてグローブ（Grove）は、チャネルの長さが8μmから65μmまでのいくつかのNMOSデバイスを製作した[25]。 IBMのデイル・L・クリッチロー（Dale L. Critchlow）とロバート・H・デナード（英語版）も1960年代にNMOSデバイスを製造した。 IBMの最初のNMOS製品は、データ容量が1Kbitでアクセス時間が50nsから100nsの半導体メモリであった。この製品は1970年代初頭に大量生産に入った。 これによってMOSFETの半導体メモリが1970年代のバイポーラメモリと磁気コアメモリの技術を置き換えることになった[26]。

1970年代初頭の初期のマイクロプロセッサは、PMOSプロセッサであった。PMOSプロセッサは初期のマイクロプロセッサ業界を支配した[27]。 1973年に初期のNMOSプロセッサであるNECのμCOM-4は、Sohichi Suzukiが率いる5人の研究者で構成されたNECのLSIチームによって製造された[28][29]。 1970年代後半までにNMOSプロセッサは、PMOSプロセッサを追い越すことになった[27]。 1970年台中頃になると、モステックがディプリーション負荷NMOSロジックを製品化した。 速度と消費電力が改善し、NMOSはさらに進化した。インテルは自社独自のディプリーション負荷NMOSロジックにHMOSという名称をつけた。

CMOSマイクロプロセッサは、1975年に発表された[27][30][31]。 しかしながら、CMOSプロセッサは1980年代になるまで支配的な存在にならなかった[27]。 初期のCMOSはNMOSロジックよりも遅かったので、NMOSは1970年代のコンピューターにCMOSよりも広く使われた[32]。 Intel 5101（1Kbit SRAM）CMOSメモリチップ（1974）は、アクセス時間800nsであった[33][34]。その一方で当時の最速NMOSメモリチップIntel 2147（4Kbit SRAM）HMOSは、55/70nsのアクセス時間であった[34] 。

1978年にToshiaki Masuhara率いる日立製作所の研究チームは、3μmプロセスで製造されたHM6147（4Kbit SRAM）にツインウェル（twin-well）Hi-CMOSを導入した[32][35]。 日立HM6147メモリチップは、Intel 2147 HMOSメモリチップの性能（アクセス時間55/70ns）に匹敵し、Intel 2147（110mA）よりも大幅に少ない消費電力（15mA）であった[36][注釈 2]。 互角の性能とより少ない消費電力を持って、ツインウェルCMOSプロセスは1980年代のコンピューターのための最も一般的な半導体デバイス製造プロセスとしてNMOSをついに追い越した[32]。

1980年代にCMOSマイクロプロセッサは、NMOSマイクロプロセッサを追い越した[27]。

関連項目 編集

  • PMOSロジック
  • ディプリーション負荷NMOSロジック : HMOS（high density, short channel MOS）、HMOS-II、HMOS-IIIなどを含んでいる。ディプリーション負荷NMOSロジック回路のための高性能製造プロセスのファミリは、1970年代後半にインテルによって開発され、長年の間使われた。CHMOS（英語版）、CHMOS-II,、CHMOS-IIIなどのいくつかのCMOS製造プロセスは、NMOSプロセスに直接由来したものである。
  • CMOS

注釈 編集

  1. ^ p型シリコン基板の中にp型MOSFETを作るとき、p型基板の中にn型の領域（n型ウェル）を作る必要がある。そのような基板とは異なる性質の領域をウェル（well）という[1]。"well"は井戸や窪みのことである。
  2. ^ Intel 2147データシート[2]とHITACHI HM6147データシート[3]によると、Intel 2147の最大消費電流は180mAであり、HITACHI HM6147の最大消費電流は80mAである。

出典 編集

  1. ^ 小特集 II. マイクロプロセッサ技術の動向　飯塚肇（電気学会雑誌　昭和51-3）
  2. ^ "8080 Datasheet, Equivalent, User Manual." (datasheetspdf.com)
  3. ^ 「モトローラ6800伝説」（ISBN 978-4-89977-472-3）p24　鈴木哲哉著　ラトルズ
  4. ^ a b c d NMOS Logic and PMOS Logic (Electrical 4U)
  5. ^ MOSFETの構造と動作 (東芝デバイス＆ストレージ株式会社)
  6. ^ MOSFETの『出力特性』と『線形領域、飽和領域、遮断領域』について！ (Electrical Information)
  7. ^ MOS・IC回路設計の基本（2）竹井澄明。線形領域のことを３極管（triode）領域と呼ぶことについて記述されている。
  8. ^ PMOS vs NMOS: How Do They Compare? (History Computer)
  9. ^ 半導体プロセスまるわかり　インテルから学ぶプロセスの歴史 (ASCII.jp)
  10. ^ トランジスタ - CMOSの仕組み (ナノエレクトロニクス)
  11. ^ a b c d e f Inverters with different types of load (Madan Mohan Malaviya University of Technolog)
  12. ^ ノイズマージンの考え方 (マクニカ)
  13. ^ a b SiゲートNチャネルMOS技術の開発（日立評論）
  14. ^ IBMの半導体連合、高誘電率/金属ゲート技術を採用した32nm/28nm製造技術を実用化へ (EETimes Japan)
  15. ^ CMOS Circuits - Pull Down and Pull Up Network, PDN, PUN, Karnaugh Map, Digital Logic, NOT, NAND, XOR - YouTube
  16. ^ a b c "Experiment 9 N-MOSFET Gates" (Islamic University of Gaza)
  17. ^ トランジスタの構造と基本特性 (2) 日本電気技術者協会
  18. ^ 半導体集積回路の概要と試作品の特性（日立評論）
  19. ^ How to use MOSFET as an active load resistor? (StackExchange)
  20. ^ MOSFET Circuits (Electrical4U)
  21. ^ Chapter 13 MOS Digital Circuits (McGill University)
  22. ^ The Depletion Load (The University of Kansas)
  23. ^ “1960 - Metal Oxide Semiconductor (MOS) Transistor Demonstrated”. The Silicon Engine (Computer History Museum). https://www.computerhistory.org/siliconengine/metal-oxide-semiconductor-mos-transistor-demonstrated/. 
  24. ^ Lojek, Bo (2007). History of Semiconductor Engineering. Springer Science & Business Media. pp. 321–3. ISBN 9783540342588 
  25. ^ Sah, Chih-Tang; Leistiko, Otto; Grove, A. S. (May 1965). “Electron and hole mobilities in inversion layers on thermally oxidized silicon surfaces”. IEEE Transactions on Electron Devices 12 (5): 248–254. Bibcode: 1965ITED...12..248L. doi:10.1109/T-ED.1965.15489. https://pdfslide.net/documents/electron-and-hole-mobilities-in-inversion-layers-on-thermally-oxidized-silicon-57e531d33262d.html. 
  26. ^ Critchlow, D. L. (2007). “Recollections on MOSFET Scaling”. IEEE Solid-State Circuits Society Newsletter 12 (1): 19–22. doi:10.1109/N-SSC.2007.4785536. 
  27. ^ a b c d e Kuhn, Kelin (2018). “CMOS and Beyond CMOS: Scaling Challenges”. High Mobility Materials for CMOS Applications. Woodhead Publishing. p. 1. ISBN 9780081020623. https://books.google.com/books?id=sOJgDwAAQBAJ&pg=PA1 
  28. ^ “1970s: Development and evolution of microprocessors”. Semiconductor History Museum of Japan. 2019年6月27日閲覧。
  29. ^ “NEC 751 (uCOM-4)”. The Antique Chip Collector's Page. 2011年5月25日時点のオリジナルよりアーカイブ。2010年6月11日閲覧。
  30. ^ Cushman, Robert H. (1975年9月20日). “2-1/2-generation μP's-$10 parts that perform like low-end mini's”. EDN. 2016年4月24日時点のオリジナルよりアーカイブ。2019年9月15日閲覧。
  31. ^ “CDP 1800 μP Commercially available”. Microcomputer Digest 2 (4): 1–3. (October 1975). http://www.bitsavers.org/pdf/microcomputerAssociates/Microcomputer_Digest_v02n04_Oct75.pdf. 
  32. ^ a b c “1978: Double-well fast CMOS SRAM (Hitachi)”. Semiconductor History Museum of Japan. 2019年7月5日時点のオリジナルよりアーカイブ。2019年7月5日閲覧。
  33. ^ “Silicon Gate MOS 2102A”. Intel. 2019年6月27日閲覧。
  34. ^ a b “A chronological list of Intel products. The products are sorted by date.”. Intel museum. Intel Corporation (2005年7月). 2007年8月9日時点のオリジナルよりアーカイブ。2007年7月31日閲覧。
  35. ^ Masuhara, Toshiaki; Minato, O.; Sasaki, T.; Sakai, Y.; Kubo, M.; Yasui, T. (1978). A high-speed, low-power Hi-CMOS 4K static RAM. 1978 IEEE International Solid-State Circuits Conference. Digest of Technical Papers. Vol. XXI. pp. 110–111. doi:10.1109/ISSCC.1978.1155749。
  36. ^ "1978: Double-well fast CMOS SRAM (Hitachi)" (Semiconductor History Museum of Japan)

外部リンク 編集

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